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○ ○ ○ 　 　 ○ ○ ○ Xilinx的FPGA在高速大量資料傳輸的方案有哪些?? 　 §====================================§ 在xilinx的FPGA一般有兩種能跑高速的IO介面分別是: ※.> LVDS (Low Voltage Differential Signaling ) xxxMbps - 1.xxGbps ※.>RocketIO 【 GTP/GTX 】 2.5 - 1X Gbps ※.> Ethernet MAC 這三種在Virtex系列都有Hard IP原則上買Device就有這些功能,但在Spartan3就只能選擇第一種LVDS了.. xilinx提供的參考設計是【 xapp485/486】 http://www.xilinx.com/support/documentation/application_notes/xapp485.pdf http://www.xilinx.com/support/documentation/application_notes/xapp486.pdf Virtex5 的LVDS請參詳 ISE Software Manuals >> Libries Guides >> Virtex-5 Libraries Guide for HDL Design >> ISERDES_NODELAY & OSERDES 或是 C:\Xilinx\10.1\ISE\doc\usenglish\books\manuals.pdf 還有【xapp855】<< 128bit To 16CH LVDS http://www.xilinx.com/support/documentation/application_notes/xapp855.pdf 另外xilinx提供一個利用GTP/GTX介面專用的IP ( Aurora )這在ISE工具裡的CoreGen就能找到,其特色就有xilinx自定的傳輸格式讓Througput Rate可以在傳輸速率的九成左右,都是幾Gbps計算的,比起GbNET/PCIe粉多很多,非常適合在FPGA與FPGA之間的傳輸,很符合一些ATE測試儀器廠商使用 詳細資料可以參詳 http://www.xilinx.com/support/documentation/ip_documentation/aurorads128.pdf 最後一項的Ethernet...這要搭配一些Software IP..個人是不建議用啦... PS: Aurora 是極光的意思..張韶涵有唱過這首歌..哈! §===================================§ by 不負責任的FAE????? 　 ○ ○ Timing Constraint過不了...... 　 §====================================§ 首先...可以先看一下report,看看是哪裡的delay占了多數.一般而言logic delay & routing delay是各一半50%,這樣是最好啦~ 但是萬一是logic delay占的比例很高.那可能只有重新去看一下code能不能作簡化,不然可能繞半天都沒什麼效果 ( 不過這時候換一套Synthesis tolls也是個好選擇.像是 Synplify之類的 ) 如果是routing delay的比例比較高,那以下的方法是最直接可以看到效果的方法 1.) Implement Design >> 按右鍵選Properties >> Place & Roure Properties >>點選右邊視窗中的Place and Roure Mode >>在下拉選單中選取 Mulit pass Place and Roure 2.) Implement Design >> 按右鍵選 Design Goals & Strategies >> 在 Design Goals的下拉式選單中會有下面幾組模式 ※ Balanced ※ Minimum Runtime ※ Power Optimization ※ Timing Performence << 選這個 §===================================§ by 不負責任的FAE????? 　 　 ○ 　 　 ○