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Xilinx FPGA Edit Page1 回首頁
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歩驟(11)
點選Ｎｅｔ Ｃｏｎｎｅｃｔｉｏｎ會出現 Clock Port/Trigger Ports的選項 紅色表示沒有作好設定
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歩驟(12)
按圖示中的設定將Clock Port連接到Source Code中的Net |
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歩驟(13)
設定Ｔｒｉｇｇｅｒ/ Data Port的連結,因為當初設定有兩個Port,所以可幾看見TP０與TP1選項,依序設定好
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歩驟(14)
如上個步驟~
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歩驟(15)
這是設定資料深度的選項,視使用者需求設定
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歩驟(16)
內容設定好的畫面,點選細項會出現相關資訊
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歩驟(17)
好囉～ 到了這裡可以說已經完成一半了,回到 ISE Navigator的畫面,點選Processes視窗中的最下面選項【Anlyze Design Using Chipscope】 這時候ISE會重新作Synthesize >> Implement Design >> Generate Programming File
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歩驟(18)
出現了ChipScope的畫面了~
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歩驟(19)
會自動出現連結的視窗～檢視一下出現的Ｄｒｖｉｃｅ與PCB硬體上的是否一致 . |
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歩驟(20) 如果ＪＴＥＧ連接正常的話,會出現與上面圖示一樣的畫面 |