FPFA Edit

 1. FPGA　Edit 是由美國AT&T所發展針對FPGA設計,經過軟體P&R後開發人員欲修改或變更其繞線結果而開發的工具

　FPFA Edit

 　FPGA EDIT中的視窗主要分為

 　【Array 】  

　 【Ｌｉｓｔ 】

　 【Ｗｏｒｌｄ 】

　 【Ｅdit Tools 】  

　歩驟(1)

　透過Xilinx的軟體工具ISE Project Navigator 可以直接在 Implement Design 中點選開啓

　歩驟(1)

　１.今天作一個簡單的範例，其主要的功能是將一個除頻的電路出輸，並將其訊號作延遲

　歩驟(2)

　這個範例中。。是將輸入的ＣＬＫ５０ＭＨＺ，作除頻產生一個１ＨＺ的頻率作輸出,我們希望這個輸出的頻率可以作Ｐhase差或是相位間的微調

　我們可以在List清單中，用搜詢的方式在All Components找到　ONE_HZ【 IOB 】 與ONE_HZ_OUT 【SLICEL】

　歩驟(3)

　點選這兩個Components中間的NET,我們能透過World視窗看到這兩個Components之間大致上的走線分佈

　歩驟(4)

　點選這條NET按右鍵選【Properties of Selected Item 】,會出現一個訊息視窗..在這視窗中我們會看見三個選項

　１。　General 

　２。　Physical Constraints

　３。　Pins

　點選Pins會顯示出這兩個Components之間的繞線所需要的時間

　這個範例顯示 １.415ns + 0.477ns = 1.892ns

　歩驟(5)

　接下來有一個很重要的設定選項一定要先設定。。。不然等等都會作白工

　點選　Ｆｉｌｅ　>> Main Properties >> General >> Edit Mode >> Read Write  

　歩驟(6)

　OK 現在開始以下的步驟很重要...如果不小心操作錯誤..有可能會完部都要重來...所以要小心

　首先我們先找到 ONE_HZ_OUT 與 ONE_HZ 這個 Components的位置..( 方法很簡單...在List的清單中輸入*ONE_HZ_OUT*之類的按Aｐｐｌｙ就會出現了) 點選這兩個Components之間連接的NET,按右鍵選Delete............因為我們要在這兩個Components之間加一個新的Components,所以要先把這條NET先移除...

　歩驟(7)

　接下來先找到 ONE_HZ_OUT 附近空的Slicel (如圖),這個 Slicel的位置最好別離ONE_HZ_OUT 太遠,不然等一下會有一些不必要的麻煩。

　點選這個新的Slice按右鍵選Add >> General 建立一個新的Slice並給一個新的名稱(如上圖)

　歩驟(8)

　點選這個新的Slice ＩＯ點按右鍵會出現如上圖黃色的線徑,這是表示目前所選取的Slice ＩＯ內部硬體的接線

　ＦＰＧＡ Slice是由兩個四進一出的邏輯真值表加上兩個FF所構成,詳細資料可以參考XILINX的相關文件

　歩驟(9)

　點選上圖所顯示的輸入點新�揶鼬ﾂＮＥＴ的接點,並給予一個新的名稱

　歩驟10)

　如果建立成功新的NET,會有如上圖所顯示的一個小點,如果畫面上沒有,就表示沒有建立成功

　接下來點選如上圖所示的輸入點　

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