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Xilinx FPGA Edit Page3 回首頁
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歩驟(21)
經過一番的努力...應該可以慢慢的將這個新增的Slice移到很接近我們要連接的IOB附近的位置~ |
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歩驟(22)
一般ＩＯＢ會有兩個直接輸出的ＩＮＰＵＴ點,詳細的內容可以自行點擊兩下IOB,可以看見内部的結構,但是現在可以直接參照上圖顯示新增一個新的輸入NET點.
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歩驟(23)
點選IOB上剛才設定的輸入點,再按住Ctrl鍵不放,將游標移動置新增的Slice所自定的OUTPUT,接下來將這兩個NET點連接起來..如圖示
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歩驟(24)
在沒有任何意外的情況下,理論上會看見上面圖示的畫面....
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歩驟(25)
到了這個步驟時,表示我們已經順利將這些NET,IOB,Slice,外部的繞線都連結起來了.... 要進入編輯模式就直接點選視窗上標示的Ｉｃｏｎ即可。。。。。
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歩驟(２6)
按下上圖用藍色標示的按鈕會出現Ｂｌｏｃｋ欄位,這欄位我們能定義這個TUL四進一出的邏輯為? 可參照下表
上圖用綠色標示為我們之前所新增的輸入及輸出點
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歩驟(27)
一個LUT裡有兩個FF,因為我們只是單純要作延遲,所以我們只要將這個輸入與自己作個AND即可,再將兩個端點中的接點點選連
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歩驟(28)
回到ＩＯＢ的,與上述的方法一樣將新增的NET與PAD作連結~
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歩驟(29)
作完上面的所有步驟,在離開這畫面時,會出現一個確認視窗,回答YES~ |
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歩驟(30) 假如你發現Components接點出現上圖的情況...................表示沒有連接到.. 在這種情況下有很多情況會發,但比較有可能的情況是..... |